東京高等裁判所 昭和６０年（行ケ）３５号 判決 1988年12月13日
原告 株式会社 東芝（旧商号 東京芝浦電気株式会社）
右代表者代表取締役 佐波正一
右訴訟代理人弁護士 宇井正一
弁理士 則近憲佑
<ほか一名>
被告 特許庁長官吉田文毅
右指定代理人 佐々木征四郎
<ほか二名>
主文
特許庁が、昭和六〇年一月二四日、同庁昭和五六年審判第二四七八二号事件についてした審決を取り消す。
訴訟費用は被告の負担とする。
事実
第一当事者の求めた裁判
一 原告
主文同旨の判決
二 被告
「原告の請求を棄却する。訴訟費用は原告の負担とする。」との判決
第二請求の原因
一 特許庁における手続の経緯
原告は、昭和四八年三月二〇日、名称を「バッファ回路」とする発明（以下「本願発明」という。）につき特許出願（昭和四八年特願昭四八―三二〇八四号）をしたが、昭和五六年一〇月七日、拒絶査定を受けたので、同年一二月一七日、これを不服として審判を請求した。特許庁は、昭和五六年審判第二四七八二号事件として審理し、昭和五八年五月一二日には出願公告（特公昭五八―二二八八六号）されたものの、沖電気工業株式会社からの特許異議の申立があり、昭和六〇年一月二四日、特許異議の申立に理由がある旨の決定とともに、「本件審決の請求は、成り立たない。」との審決があり、その謄本は同年二月九日原告に送達された。
二 本願発明の要旨
電源端子側にデプレッション形ＭＯＳトランジスタ、アース側にエンハンス形ＭＯＳトランジスタを用いたトーテムポール形バッファ回路において、入力信号を前記デプレッション形ＭＯＳトランジスタのゲート入力とする手段と、該手段と前記エンハンス形ＭＯＳトランジスタのゲートとの間に設けられた前記デプレッション形ＭＯＳトランジスタのゲート入力とは反転関係を有する信号の供給手段とを具備し、前記デプレッション形ＭＯＳトランジスタのゲート入力を前記エンハンス形ＭＯＳトランジスタのゲート入力と逆相でかつ若干進んだ入力としたことを特徴とするバッファ回路。
（別紙図面（一）参照）
三 審決理由の要点
１ 本願発明の要旨は、前項記載のとおりである。
２ 当審において、特許異議申立人沖電気工業株式会社の提出した電子通信学会論文誌VOL. 55―C No. 10（昭和四七年一〇月号）五二〇頁ないし五二七頁（以下「第一引用例」という。）、特に五二〇頁ないし五二一頁には、次のことが記載されている。すなわち、デプレッション形ＭＯＳトランジスタを負荷するいわゆるＥＤ―ＭＯＳ―ＩＣに適したＥＤ構成のバッファ回路を提案したこと、ＥＤ―ＬＳＩの出力バッファ回路の一つの形式として、ＥＤインバータの出力をバッファアンプの負荷トランジスタのゲート入力として加えるものがあること、この回路形式の場合、バッファアンプの負荷トランジスタのゲートソース間に過渡時において直流電圧より、さらに余分な電圧降下ΔVが生じ、負荷容量への充電電流を大きくできることが記載されている（図面（二）参照）。
３ 本願発明と第一引用例記載のものとを比較すると、両者は、ともに、電源端子側にデプレッション形ＭＯＳトランジスタ、アース側にエンハンスメント形ＭＯＳトランジスタを用いたトーテムポール形バッファ回路（ＥＤ―ＭＯＳバッファ）に関するものである。そして、両者は、負荷容量への充電電流を大きくすることを目的として、ゲート入力とは反転関係を有する信号の供給手段（インバータ）を具備する点でも変わるところがない。
４ 両者の相違点としては、第一に、本願発明では、インバータの出力をエンハンスメント形トランジスタのゲート入力として加えるのに対して、第一引用例のものでは、負荷トランジスタ（デプレッション形ＭＯＳトランジスタ）のゲート入力として加えること、第二に、本願発明では、デプレッション形ＭＯＳトランジスタのゲート入力をエンハンスメント形ＭＯＳトランジスタのゲート入力と逆相でかつ若干進んだ入力とするのに対して、第一引用例のものでは、逆相の点は同じであるものの、信号の進み遅れの点はそのようになっていないことが挙げられる。
５ しかし、同じく異議申立人の提出した電子材料Vol. 8 No. 3（一九六九年三月号）（工業調査会発行）一〇頁ないし一七頁（以下「第二引用例」という。）、特に一一頁には、ＥＥ構成のプッシュプル・バッファであるとはいえ、インバータの出力を駆動ＭＯＳＦＥＴのゲート入力として加える例と、負荷ＭＯＳＦＥＴのゲート入力として加える例の双方が記載されている（図面（三）参照。）
６ そうだとすると、第二引用例記載の技術水準を考慮するとき、前記第一の相違点は、当業者の脳裏に容易に思い浮ぶ変形にすぎないし、前記第二の相違点も、それに伴って必然的に付随する事項である。
７ 請求人（原告）は、本願発明では、エンハンスメント形ＭＯＳトランジスタがオフする前に、デプレッション形ＭＯＳトランジスタから充電に供される大きな電流ILPが負荷容量CLに流れて応答時間が速くなる、との明細書記載の作用効果を奏する点を強調する。請求人（原告）主張の作用効果がたとえ、どのようなものであれ、本願発明の構成に困難性が認められないことは、既述のとおりである。しかも、それだけではなくて、第一引用例には、負荷容量への充電電流を大きくでき、充電特性を改善できると記載されているのである。そうだとすると、あえて付言すれば、本願発明の作用効果にしても、それは第一引用例のものと同等のものにすぎないと解すべきである（請求人（（原告））は、実験による効果の対比を自発的に行っていない。）。したがって、請求人（原告）の主張は、採用するに由ないものである。
四 審決を取り消すべき事由
審決理由の要点１ないし５の摘示については争わないが、審決は、本願発明と第一引用例記載のものとの相違点についての判断を誤り、かつ本願発明の奏する顕著な作用効果を看過したために、本願発明の進歩性を否定するという誤った結論を導き出したものであるから、違法として取り消されるべきである。
１ 相違点１及び相違点２についての判断の誤り
（一） 審決は、本願発明と第一引用例記載のものとの相違点として、「本願発明では、インバータの出力をエンハンスメント形トランジスタのゲート入力として加えるのに対して、第一引用例記載のものでは、負荷トランジスタ（デプレッション形ＭＯＳトランジスタ）のゲート入力として加えること」（相違点１）及び「本願発明では、デプレッション形ＭＯＳトランジスタのゲート入力をエンハンスメント形ＭＯＳトランジスタのゲート入力と逆相で、かつ若干進んだ入力とするのに対して、第一引用例記載のものでは、逆相の点は同じであるものの、信号の進み遅れの点はそのようになっていないこと」（相違点２）を摘示したうえ、これらの相違点について、「第二引用例記載の技術水準を考慮するとき、上記第一の相違点は、当業者の脳裏に容易に思い浮かぶ変形にすぎないし、上記第二の相違点も、それに伴って必然的に付随する事項である。」と判断したが、これは、次に述べるとおり誤った判断である。
（二） 本願発明は、トーテムポール型バッファ回路において特に出力波形の立上り特性を改良したものである。一般にＭＯＳトランジスタを使用したパルス回路においてはパルス波形の立上り時間が回路全体の動作速度を左右することは少なくなく立上り時間は極力小さいことが望ましい。例えば、マイクロコンピューターは、百万分の一秒あるいは千万分の一秒という短い時間を基本サイクルとして動作しており、この基本サイクル時間内で種々の回路の動作が行われる。これらの回路動作は一般にパルス信号によって制御され、例えば、パルス波形が低レベルから高レベルに変化する際、すなわちパルスの立上り時に回路が駆動されるように構成される場合がしばしばみられる。この場合にもしパルスの立上り時間が遅いとこれによって駆動される回路の動作が遅れ、与えられた基本サイクル時間内において必要な回路動作が行われない結果となり高速処理が実現できなくなる。更に、パルス波形の立上りによって回路を確実に駆動させるためにはパルスの振幅が充分大きいことが必要である。最近、マイクロコンピューターあるいはこれに用いられるメモリその他の論理回路の高速動作に対する要求はますます高くなっているが、この実現のためには立上り時間を早くするとともに、パルスの振幅を充分大きくとることが重要である。例えば、ディジタル信号情報を記憶するＭＯＳメモリ回路においては情報の読み出しに際して、センスアンプ（読み出し増幅器）、必要なメモリ番地を指定するためのデコード回路その他の回路をプリチャージ（予め充電）してメモリ回路を読み出し状態に設定するが、このためには互いに立上り位相をずらせた複数のパルスが用いられる。すなわち、各パルスの立上りに同期して各回路がプリチャージされるため、立上り時間は各回路のプリチャージ速度に影響を及ぼすことは明らかである。本願発明は、右の目的を実現するために特許請求の範囲の記載のとおりトーテムポール型バッファ回路において電源側負荷ＭＯＳトランジスタのゲート入力をアース側の駆動トランジスタのゲート入力と逆相でかつ若干進んだ入力とし、かつ電源側のトランジスタをデプレッション形としたものである。本願発明に係る回路においては、過渡時、すなわち駆動ＭＯＳトランジスタがオンからオフに切り換わる時駆動ＭＯＳトランジスタがオフしはじめる前にデプレッション形負荷トランジスタが更に大きくオンになり、その結果大きな電流が負荷ＭＯＳトランジスタに流れる。そして、駆動ＭＯＳトランジスタがオフ（スイッチオフ）しはじめるとその充分に大きな電流のほとんどが一気に負荷容量側に集中して流れるため負荷容量の充電時間が短縮されて、出力波形の立上り特性が改善される。つまり、スイッチ切換時、負荷充電電流の初期値を大きくすることにより出力波形の立上り特性が改善されるのである。
（三） 他方、第一引用例においては、負荷ＭＯＳトランジスタのゲート入力パルスはインバータを介することにより駆動ＭＯＳトランジスタのゲート入力信号の位相より遅れるため、負荷ＭＯＳトランジスタを通して流れる負荷充電電流の立上りそのものに遅れを生じ、しかも負荷充電電流の初期値が小さいので、出力波形の立上りは本願発明に比べて遅く、立上り特性が劣る。本願発明と第一引用例記載のものとを比較すると、負荷ＭＯＳトランジスタのゲートソース間に過渡時において余分な電圧降下ΔVが生じ、一段のバッファ回路に比べ負荷容量への充電電流を大きくできるという原理は同じであるが、ΔVの時間的変化をみると、負荷ＭＯＳトランジスタのゲート入力は駆動ＭＯＳトランジスタのゲート入力より位相が進んでいるため、本願発明の方が第一引用例記載のものに比べて早く、しかも大きくΔVが立上り、これが充電電流を早期に増加させるのに大きく寄与し、出力電圧の立上り特性を改良するものである。また、第二引用例の図５（a）においては負荷ＭＯＳトランジスタ及び駆動ＭＯＳトランジスタのゲート入力の位相関係は本願発明と同様であるが、負荷ＭＯＳトランジスタはエンハンスメント形であるため入力信号レベルがスレッショルド電圧に達するまでは電流が流れず、しかも負荷ＭＯＳトランジスタがオンした後に流れる電流自体もデプレッション形ＭＯＳトランジスタに比べてはるかに小さい。したがって、この回路では駆動ＭＯＳトランジスタがオフした時に負荷ＭＯＳトランジスタを流れる電流（初期値）は本願発明の場合の数十分の一にも達しないため、前記位相関係は出力波形の立上り特性の改善には全く寄与しない。更に、第二引用例の図５（b）においては、第一引用例記載の回路と同じく、入力パルスのインバータによる遅延のため負荷ＭＯＳトランジスタを流れる充電電流の立上りは、本願発明に比べて遅いものである。また、第二引用例記載のものは、いずれも電源側ＭＯＳトランジスタにエンハンスメント形を用いているために、出力電圧の最高レベルは電源電圧よりスレッショルド電圧分だけ低くなり、したがって、出力電圧振幅が小さくなるという致命的な欠点を有している。このように、第二引用例に記載された回路の構成は、本願発明とは著しく相違するものである以上、これをもって、本願発明の構成に困難性が認められないとする根拠とすることはできない。
２ 顕著な作用効果の看過
本願発明は、第一引用例及び第二引用例記載のものと比較して、次のような顕著な作用効果を奏するものである。すなわち、
① 出力波形の立上り時間が速くなり、その立上り特性が改善され、回路動作の高速化に対し特段の効果を奏すること、
② （イ）負荷ＭＯＳトランジスタをデプレッション形としたので出力電圧振幅を十分に得ることができ、（ロ）第二引用例記載のもの及び一段バッファ回路に比べて負荷ＭＯＳトランジスタを小さくすることができ、（ハ）入出力論理レベルを一致させることができる、という効果を同時に達成し得ること、
本願発明が、右①のパルス立上り特性の改善の点について第一引用例記載のものと比べて顕著な改善をみせていることは、原告提出に係る鑑定書（甲第六号証）に照らしても、それぞれの寸法、特性、使用条件の異なるＭＯＳトランジスタからなる四種類のバッファ回路において格別の改善が認められることから明らかであり、このパルス立上り特性における顕著な作用効果は右の鑑定書によって十分に証明されており、この本願発明の作用効果が、特定の実施態様ないし使用態様のみにおいて奏されるものではなく、本願発明の特許請求の範囲に規定された構成により奏する本願発明に普遍的なものであることも明らかである。本願発明は、右のような従来にない作用効果を達成したものであるから、特許されるべき発明であることは疑いないところであり、単に公知例との形態的類似性をもって本願発明の進歩性を否定した審決の判断は誤りである。この点、審決は、「請求人（原告）主張の作用効果がたとえ、どのようなものであれ、本願発明の構成に困難性が認められないことは、既述のとおりである。」とするが、本願発明が、第一引用例及び第二引用例記載のものと比べて、顕著な作用効果を奏するものである以上、第二引用例をもって、本願発明の構成に困難性が認められないとするのは不当である。また、審決が、「本願発明の作用効果にしても、それは第一引用例のものと同等のものにすぎないと解すべきである。」としたことは、前述のごとく本願発明の奏する顕著な作用効果を看過したものといわざるを得ない。
３ 被告の主張に対する反論
（一） 被告は、原告が審判段階において「立上り時間」と「立下り時間」との相加平均である「応答時間」の改善を本願発明の目的として主張してきたのに、本訴になって「立上り時間」のみを問題にしている旨主張するが、原告は、本願出願時から「立上り特性」の改善を本願発明の課題として一貫して取り上げてきたのである。本願発明が出力パルスの立上り特性の改善を目的にしてなされたことは、本願明細書における「第１図の回路と同じ立上り時間（出力の）を得るためには、トランジスタ1'、２を大型化しなければならず、負荷電流が大となって電気損失が大きくなり好ましくない。」（甲第二号証本願発明の特許公報、以下「本件公報」という。二欄一八行ないし二一行）及び「本発明の目的とするところは、電力損失を第１図の回路と同程度に押えて出力電圧振巾も充分なものを得ることができ、かつ立上り（応答）時間も速くし得るバッファ回路を提供することにある。」（同二欄二二行ないし二六行）との記載からも明らかなことである。本願発明の目的は、右のとおり「立上り時間」の改善にあるのであって、被告が引用する異議答弁書（乙第二号証）の記載は、「立上り時間」の改善が回路全体の遅延時間の改善にもつながることを説明している記載部分である。また、被告は、バッファ回路の評価の仕方について、「立上り時間」と「立下り時間」との相加平均である「応答時間」をみるべきである旨主張するが、これは、バッファ回路の用途、応用範囲を無視した主張というべきである。すなわち、バッファ回路は非常に広範な用途に用いられるものであるから、立上り時間と立下り時間との相加平均である「応答時間」を信号応答の評価基準としなければならない場合があるとしても、前１（二）で述べたとおり、パルスの立上り時に次段の回路が駆動されるような場合には、立上り時間のみが、信号応答の評価基準となるのである。このため、立上り時間の特性改善が結果的に立下り特性を若干悪くすることがあったとしても、それが許容されることは当然である。
（二） 被告は、原告の本願発明の作用効果についての主張が、定性的かつ概括的であって数字との結び付きがなく、しかもバッファ回路の出力電圧の立上り特性は過渡特性であるのに、定常特性を援用して正確に過渡特性を論じていないとして、具体的な事項について反論するが、以下述べるとおり、被告の反論はいずれも失当である。
まず、被告は、「第一引用例のバッファ回路においては、負荷トランジスタTL2へのゲート入力の遅れは、相対的に無視し得るほど小さく、充電電流の立上りそのものに格別の遅れを生じることはない。」と主張するが、第一引用例には、「バッファ出力の負荷容量CLはCSに比べて非常に大きい。」との記載があるものの、具体的数値は記載されていないのであり、右の記載は、第一引用例の「まえがき」の記載よりみてバッファ回路をICチップから外へ信号を取り出すための出力部に応用した場合について述べているものと推測される。しかしながら、バッファ回路の応用範囲としては、右の応用以外に、ICチップ内の論理回路としても用いられるのであり、この方がより一般的な応用といえるのである。このようなICチップ内の論理回路として用いられた場合には、負荷容量CLはCSより若干大きい程度の値となり、第一引用例における負荷トランジスタTL2のゲート入力の遅れは無視できなくなり、立上り時間にも影響を与えその遅れを生ずることとなるのである。
次に、被告は、「仮に、インバータ回路の遅延特性が無視できないとしても、駆動トランジスタ２がオフする前にトランジスタ1'から充電に供される電流の大部分は無効電流であって、出力電圧の立上りに寄与しないので、本願発明においては、無効電流の存在のゆえに、バッファ回路の出力電圧の立上りが遅れる。」旨主張するが、これは、本願発明のバッファ回路の動作を歪めて解釈したことに基づく誤った主張である。本願発明のバッファ回路と第一引用例記載のバッファ回路の動作を別紙図面（四）に基づいて説明する。まず、第１図及び第４図を用いて本願発明によるバッファ回路の動作を説明するに、時間t0でＡ点に入力信号が印加されると、入力信号に応答して負荷トランジスタが徐々に駆動されるが、駆動トランジスタもオン状態であるため、Ｃ点の電位の上昇は実質的に抑えられる。すなわち、負荷トランジスタを介して電源から供給される電流は入力信号の増大とともに増大するが、大部分は駆動トランジスタに流れ、いわゆる無効電流となる。他方、入力信号がインバータ回路にも印加され、入力信号電圧が所定の大きさになる時間t1においてインバータ回路の出力であるＢ点の電位が低下しはじめる。Ｂ点の電位は駆動トランジスタのゲート電極に印加されているため、この電位の低下は駆動トランジスタを強いオン状態から徐々に弱いオン状態に移行させる。そして、時間t2に達すると駆動トランジスタをオフ状態にする。このt1～t2の期間においては負荷トランジスタは入力信号電圧の増大により徐々に強いオン状態に移行し、電源からこの負荷トランジスタを介して駆動トランジスタ側に供給される電流は増大する。この電流の一部はt0―t1の期間と同様、駆動トランジスタを介して接地に流れるが、前述の場合とは異なり、このt1―t2の期間においては駆動トランジスタは弱いオン状態にあるためこれを通過する電流は減少する。このため負荷容量側に供給される電流はその減少分だけ増大し、Ｃ点の電位を上昇させる。そして、時間t2以後においては駆動トランジスタは完全にオフ状態となるので、すでに十分増大した電源からの電流はすべて負荷容量に供給され、Ｃ点の電位は急激に上昇する。このように本願発明のバッファ回路においては、駆動トランジスタが完全にオフする前に負荷トランジスタから供給される電流はすべて無効電流となることはなく、負荷容量側への分流電流が過渡的に増大し、これが出力電圧の立上りに寄与することは明らかである。
更に、被告は、「負荷トランジスタのゲートソース間の過渡時の電圧降下ΔVは、本願発明のバッファ回路と第一引用例記載のものとの間に格別の差異はない。」旨主張するので、この点を説明する。まず、第一引用例の回路動作を本願発明と対比しながら、別紙図面（四）の第２図及び第５図に基づいて説明するに、時間t0'において、A'点の電位の下降が開始され、時間t1'に達するとインバータ回路が駆動される。これによってB'点の電位が上昇するとともに時間t2'（t1'とほぼ同じ）において駆動トランジスタがオン状態からオフ状態に移行する。時間t0'―t1'においては駆動トランジスタはオン状態にあるためC'点の電位の上昇は実質的に抑えられる。時間t1'（t2'）を過ぎると、インバータ回路の出力端B'点の電位は上昇しはじめ、これによって、負荷トランジスタは弱いオン状態に徐々に移行する。この時点では、駆動トランジスタは完全にオフ状態になっているため、電源からの電流はすべて負荷容量に供給され、C'点の電位上昇に寄与する。第一引用例の五二一頁右欄の(1)式をもとにデプレッション形ＭＯＳトランジスタの負荷電流を求めてみると、第３Ａ図の回路に示されたＥ／Ｄインバータ回路における充電IOLは次のように表される。
IOL＝α（VGS－Vth）2
VGS：負荷MOSトランジスタのソース・ゲート間電圧
Vth：負荷MOSトランジスタ（D型MOS）の負のスレッショルド電圧
α：VPβ／2
第３Ａ図の回路の回路接続においてはVGS＝0であることから、
IOL＝α・Vth2…………………………(1)
したがって
α＝IOL／Vth2…………………………………(2)
となる。同一のデプレッション形ＭＯＳトランジスタを第３Ｂ図の回路に示すように第一引用例記載のような接続をしたとき、
IOL'＝α（VGS'－Vth）2
＝α（ΔV'－Vth）2…………………(3)
となる。この式に、上記式(2)を代入すると、
file_3.jpg……………………(4)
となる。本願発明における回路接続は第３Ｃ図の回路に示すとおりであるが、第一引用例の回路と同様に求めると、
IOL"＝α（ΔV"－Vth）2…………………(5)
となり、この式に上記式(2)を代入して、
file_4.jpga…………………(6)
となる。したがって、第一引用例の回路と本願発明の回路との差は、ΔV'とΔV"の差に依存することになる。次に、ΔV'とΔV"について第４図及び第５図を用いて説明すると、まず、ΔV'は第２図のB'点とC'点との間の電位差であるため、第５図では折線B'と曲線C'との縦軸方向の間隔に対応する。第５図において折線B'は時間t1'では“０”レベルであるため、ΔV'は０ボルトである。以後このΔV'は第５図の破線で示すようにB'点の電位上昇とともに上昇し、B'点の電位が“１”レベルに達する時間t4'近傍で最大となり、以後曲線C'の上昇とともに低下し時間t5'において“０”レベルに復帰する。他方、第１図に示す本願発明の回路においては、ΔV"は第１図のＢ点とＣ点との間の電位差であるため、第４図では折線Ａと曲線Ｃとの縦方向の間隔に対応する。同図の破線の曲線から明らかなようにΔV"は時間t0より上昇が開始されるため、Ｂ点の電圧降下が開始される時間t1においてはΔV"は十分高い値となっている。このΔV"はt1―t2の期間において上昇し、Ａ点の電位が“１”レベルに達する時間t3近傍で最大となり、Ｃ点の電位が“１”レベルに達する時間t5で“０”レベルに復帰する。以上のように、ΔV"はΔV'に比べてより早い時間に立上るため、ほぼ同一時刻、例えばt1、t1'におけるΔV"とΔV'の大きさは、明らかにΔV"の方が大きい。これが本願発明において、Ｃ点の電位が“０”レベルに復帰する時間t5が、第一引用例記載の回路におけるＣ点の電位が“０”レベルに復帰する時間t5'より早くなる理由である。したがって、この点の被告の主張は根拠がない。
（三） 更に、被告は、本願発明の作用効果のうち前記②の（イ）、（ロ）、（ハ）の事項について、いずれも公知の事実に属するもの若しくは当業者の予測できることである旨主張するが、（イ）「負荷ＭＯＳトランジスタをデプレッション形としたことにより出力電圧振幅を十分に得ることができる」、（ロ）「一段バッファ回路に比べて負荷ＭＯＳトランジスタを小さくすることができる」点は、第一引用例記載の回路と同等であるものの、第一引用例記載の回路は入出力論理レベルを一致させることができない回路構成であり、その用途は限定され、本願発明と同一の論理をとる場合には、更に一段のインバータ回路を付加しなければならず、年々集積化の傾向にあり、同一面積中にできるだけ多くの素子を形成することが要求されるこの分野では、大きな欠点となる。（ハ）「入出力論理レベルを一致させることができる。」との作用効果は、本願発明のバッファ回路においては入力と出力の論理レベルが一致していることであるか、入力が“１”の論理レベルのときには、出力端にも“１”の論理レベルが得られるということである。被告は、右の効果は、第二引用例の記載から当業者が予測できるものであると主張するが、第二引用例に記載されたものはＥ／Ｅバッファ回路であることから十分な出力電圧が得られないと同時に、その立上り特性も本願発明のものに比べ著しく劣るのである。更に、被告は、第一引用例記載のＥ／Ｄバッファは本来の機能のほかにインバータとしての機能をも奏し、本願発明のバッファ回路の奏し得ない優れた効果をも奏するものであると主張するが、被告の右の主張は、バッファ回路の用途、機能を無視した独断にすぎない。すなわち、第一引用例記載のＥ／Ｄバッファはインバータとしての機能を有しているがゆえに、本願発明が奏する「入出力論理レベルを一致させることができる。」との作用効果はないのである。
（四） 被告の提出に係る鑑定書（沖電気工業株式会社電子デバイス事業本部超ＬＳＩ研究所西川佳夫作成）（乙第五号証）は、非現実的な回路設計に基づき、かつバッファ回路が利用される一般的条件を無視した状況下でのシュミレーションに基づいたもので妥当なものではない。すなわち、右鑑定書の回路シュミレーションにおいては、実行回路として本願発明に係るバッファ回路（Ａ回路）と第一引用例記載のバッファ回路（Ｂ回路）を用い、その回路定数として表１に示された数値を採用しているが、それらの回路定数は非現実的なものであり、通常の回路設計思想から逸脱したものである。第一に、使用されるトランジスタのチャンネル長ＬをQ1、Q3とQ2、Q4の各トランジスタについて変えているが、通常の回路設計においては、プロセスの標準化を考慮して一定とするのが常である。この点について、被告は、バッファ回路に用いられたトランジスタのチャンネル長を、エンハンスメント形ＭＯＳトランジスタとデプレッション形ＭＯＳトランジスタとで一定にする必要はなく、何ら制約があるわけではない旨主張し、乙第六号証の一ないし三（昭和五六年六月三〇日培風館発行「超過ＬＳＩシステム入門」）の記述を引用する。引用に係る図１・８（八頁）に示されたように一般の論理回路においてデプレッション形ＭＯＳトランジスタのチャンネル長Ｌをエンハンスメント形ＭＯＳトランジスタのチャンネル長Ｌよりも大きくし、かつチャンネル長をトランジスタごとに変えることは設計者の自由であることは被告の主張するとおりであるか、ＩＣのような多数のトランジスタ素子からなる回路を設計する場合には、各トランジスタのチャンネル長を特別な場合をのぞき共通にすることが、設計の効率化、製造上の観点から一般的に行われていることである。しかるに、被告提出に係る鑑定書においては、バッファ回路のトランジスタとして三μと五μの二種類のチャンネル長を用いているので、一般的なものとはいえないのである。また、一般に、バッファ回路は駆動能力を増加させるためにＩＣ内部の必要箇所に挿入して、駆動能力の小さい回路の後段に挿入接続して駆動力を増加させるものである。したがって、バッファ回路の前段には通常バッファ回路に比べ駆動能力の小さい回路が接続された形となる。バッファ回路の接続が必要とされる駆動能力の小さな回路は、出力インピーダンスが大きなものであるので、実際の使用状況下での回路の評価をするには、このインピーダンスに起因するバッファ回路挿入の影響（主に入力容量の影響）を考慮したシュミレーションを行うことが必要であることが明らかである。これに反し、被告提出に係る鑑定書においては、バッファ回路の入力信号としてこの内部インピーダンスの存在を見過ごし、理想的なパルス駆動源の出力を使用しているため、結果的に、本来本願発明と第一引用例記載のバッファ回路がそれぞれ有する入力容量の影響を考慮すべきところ、これを考慮せずに回路のシュミレーションが行われたことになる。なお、通常バッファ回路の駆動トランジスタは他のトランジスタよりも大きいトランジスタを使用するのが一般的であり、駆動トランジスタのゲート容量は大きくなるから、バッファ回路としての接続関係からみて、第一引用例記載の回路の入力容量の方が本願発明のバッファ回路より大きいものである。原告提出に係る鑑定書においては、右の実際のバッファ回路の使用状況に則したインピーダンスＲを付加した信号源を用いているので、この鑑定書は、この実際の使用状況下における立上り時の伝達遅延時間について、本願発明が、第一引用例記載のものと比べて著しい効果を奏していることを示しているものといえるのである。原告が、信号源の内部抵抗Ｒを前提としてシュミレーションを行うべきであるというのは、単に入力信号波形として、その立上り、立下り時間が２ns、10nsの波形を用いて回路シュミレーションを行うこととは全く異なる。重要なことは、入力信号を内部抵抗Ｒを介して印加することにより、Ａ回路の入力端子とＢ回路の入力端子における入力信号の波形がそもそも同一ではない（同一の入力波形を印加しても抵抗Ｒと異なる入力容量のために入力端子における信号波形は異なるものとなる。）ということである。原告提出に係る鑑定書の回路シュミレーションにおいては、かかる条件を考慮に入れてＡ回路とＢ回路の出力波形を算出しているのである。この点で、Ａ回路とＢ回路の入力端子に全く同一の入力波形を印加し、両回路の入力容量の影響を一切考慮しないで出力波形を算出している被告提出に係る鑑定書のシュミレーションはバッファ回路の出力波形を正確に示しているとはいえない。原告提出に係る鑑定書の回路シュミレーションにおいては、実際のバッファ回路の使用状況に沿った信号源の内部インピーダンスＲとして一五ＫΩを設定したが、この一五ＫΩという値がこの種半導体集積回路の技術分野においては一般的かつ常識的なものであることは、甲第七号証（昭和五六年六月三〇日培風館発行「超ＬＳＩシステム入門」）及び甲第八号証（昭和五九年四月二〇日産業図書株式会社発行「ＭＯＳ ＬＳＩ設計入門」）の記載からも明らかである。すなわち、甲第七号証の表２・１（六一頁）には、「典型的なＭＯＳの電気的パラメータ（一九七八年）」としてＭＯＳ型半導体集積回路における代表的な構成部分の面抵抗率（「膜を正方形に成形して対向する辺に電極を付けたときの抵抗値であり、正方形の寸法には依存せず、物質の抵抗率を膜厚で割った値に等しい」と定義されている《六一頁一〇行ないし一二行》）が示されているが、表２・１にはトランジスタの面抵抗率が約104Ω／□、単位面積当たり約一〇ＫΩであると示されている。ところで、この面抵抗率は、右の定義のとおりあくまで単位面積当たりの値であるため、実際のトランジスタの抵抗はドレインソース間の面積（すなわちチャンネル領域部の面積）、形状により面抵抗率にある係数を乗じた値となる。そして、甲第八号証の図２・10（b）（四九頁）にはトランジスタをＮＭＯＳインバータ回路の負荷抵抗として用いた場合の回路パターンが示され、この負荷抵抗の値が約四〇ＫΩであることが示されている。したがって、原告提出に係る鑑定書において採用した一五ＫΩという値は特異な値ではなく常識的な範囲のものである。更に、被告は、「負荷トランジスタのゲートソース間の過渡時の電圧降下ΔVについて、本願発明と第一引用例記載のものとは同等であると主張し、被告提出に係る鑑定書の負荷容量CLが10PFと重い負荷のケース３とケース４の例を援用するが、この10PFという負荷は、通常のＩＣチップ内の回路負荷ではなく、バッファ回路をＩＣチップから外へ信号を取り出すための出力部に応用した場合と推測される。一般にバッファ回路の応用範囲としては、ＩＣチップから外へ信号を取り出す場合のほかに、ＩＣチップ内の論理回路としても用いられるものであり、この方がより一般的な応用といえるものであり、負荷も10PFよりはるかに小さいのである。そして、トランジスタ回路のゲート・チャンネル間の静電容量に関して、甲第七号証の表２・１（六一頁）には、これが約４×10PF／μm2、すなわち、縦横１μmの単位面積に当たり一万分の四PFであることが示されている。実際のトランジスタのチャンネル領域の面積は、例えば数ないし百μm2程度あるため静電容量の値Cinは最大の場合を考慮しても
Cin≒4×10-4PF×100μm2＝4×10-2PF
となり、一〇〇分の四、すなわち〇・〇四PFとなる。バッファ回路の出力側には一般にトランジスタ回路が接続されることは既に述べたとおりであるが、この場合の負荷容量は〇・〇四PF程度なのである。したがって、被告提出に係る鑑定書において前提条件とされた一〇PFの負荷容量は、普通にみられる右の負荷容量の一〇〇〇倍近くにもなり、特異な値といわざるを得ない。このようなことからも、乙第五号証の鑑定書におけるケース３及びケース４の例によって、負荷トランジスタのゲートソース間の過渡時の電圧降下ΔVについては、本願発明の方が第一引用例記載のものより、ΔVがより早い時間に立上るということを否定することはできない。この点に関して、被告は、更に、被告提出に係る鑑定書におけるケース１（負荷容量１PF、入力信号の波形の立上り、立下り時間を２nsに設定した回路シュミレーション実行ケース）の結果を援用して、出力の立上り時の伝達遅延時間tp1について、両者の間に顕著な差異がない旨主張するが、被告提出に係る鑑定書の回路シュミレーションの方法にはその前提条件の設定に正確性を欠く点があるので、その結果をバッファ回路の評価の基礎にすることはできない。以上のとおり、本願発明に係るバッファ回路は従来公知の第一引用例記載のバッファ回路と比較して、その立上り特性において顕著な相違がある以上、その進歩性は肯定されるべきであり、本願発明が第一引用例及び第二引用例記載のものから容易に発明をすることができた旨の審決の認定判断は誤りである。
第三請求の原因に対する認否及び主張
一 請求の原因一ないし三の事実は、認める。
二 同四の主張は、争う。審決の認定判断は、正当であり、原告主張のような違法の点はない。
１ 取消事由１について
本願発明の目的として原告が主張するところは、本願明細書に一切記載されていない。原告は、審判段階においては、本願発明と第一引用例記載のものとの間の「立上り時間」、「立下り時間」及びそれらの相加平均である「遅延時間」を対比して主張していた。すなわち、原告は、昭和五九年一月四日付異議答弁書では、「Tof＝Tif, Tor＞TirであるからTor＞Tirとなり本願に係る回路の遅延時間の方が甲第一号証（本訴甲第三号証・第一引用例）に係る回路よりも小さいことが明らかであり、本願が応答性に優れていることが示されている。」（六頁三行ないし八行）と主張しているのである。そこでの主張は、「立上り特性」については、本願発明の方が第一引用例記載のものより立上り時間が小さいこと、立下りの特性の点は、両者は同等であること及び立上り時間と立下り時間との相加平均である応答性においては、本願発明は第一引用例記載の回路よりも優れているとするものであった。したがって、原告は、審判段階では右の意味における「応答時間」を問題にしていたのである。しかるに、本訴訟においては、原告は、本願発明に係るバッファ回路について出力電圧の立上り特性、すなわち負荷容量CLの充電特性の改善の点のみを主張し、出力電圧の立下り特性、すなわち負荷容量CLの放電特性及び立上り時間と立下り時間との相加平均である応答特性については何ら顧みない主張をしているが、このようなバッファ回路の評価の仕方は技術的に誤ったものである。バッファ回路の出力容量CLの充放電特性は、技術的には両方とも良くないといけないものである。バッファ回路の立上り特性が良くなっても、そのために立下り特性が悪くなるようでは、そのバッファ回路は、所詮は跛行状態であって、技術的に使い物にならないとまではいえないにしても、良いものとはいい得ない。重ねて言えば、バッファ回路の信号応答の評価としては、立上り時間と立下り時間との相加平均をみなければいけないのである。さればこそ、第一引用例では、本願明細書でいう信号応答時間と同一ではないにしても、類似の伝達遅延時間２tpが、2tp＝tDH→L＋ΔtDH→L＋tDL→H＋ΔtDL→H(19)（第一引用例五二四頁左欄）のように示されているのである。右の式におけるtDL→H＋ΔtDL→Hは、バッファ回路の伝達遅れtDL→Hにバッファ回路自身の入力容量による遅延増大分ΔtDL→Hを加えた立上り時間であり、tDH→L＋ΔtDH→Lはバッファ回路の伝達遅れtDH→Lにバッファ回路自身の入力容量による遅延増大分ΔtDH→Lを加えた立下り時間であり、それらの和の二分の一が相加平均であることを示している。
２ 取消事由２について
（一） 原告は、審決が「請求人（原告）主張の作用効果がたとえ、どのようなものであれ、本願発明の構成に困難性が認められないことは、既述のとおりである。」とした点を非難するが、審決は、その後段において、本願発明の作用効果の顕著性について、「本願発明の作用効果にしても、それは第一引用例のものと同等のものにすぎないと解すべきである。」との具体的な判断を示しており、かつ、次に述べるとおり本願発明は格別顕著な作用効果を奏するものとは認められないから、この点の審決の判断には何ら誤りはなく、原告の主張は失当である。
（二） 審判段階で異議申立人（訴外沖電気工業株式会社）の提出した鑑定書（乙第五号証）は、本願発明のＥＤバッファ回路と第一引用例記載のものとの作用効果を計算機シュミレーションによって評価したものである。すなわち、立上り特性、立下り特性応答特性、立上り時の伝達遅延時間、立下り時の伝達遅延時間、その相加平均である伝達遅延時間を数字を用いた学問上の過渡解析により求めることによって判定評価したものである。これによれば、本願発明と第一引用例記載のバッファ回路の間には遅延時間という作用効果の点において優劣の差はなく、負荷容量CLが一〇PFと少し重い負荷のケース３及びケース４では、本願発明と第一引用例のものとで、電圧降下ΔVは、両者とも同等である。したがって、この鑑定書の結果に照らしてみても、第一引用例記載のものの方が本願発明より応答時間が改善されているから、本願発明において応答時間がより改善されたとする原告の主張は当たらない。
（三） 原告が本願発明の作用効果として主張することのうち、②の（イ）、（ロ）、（ハ）の事項は、いずれも第一引用例及び第二引用例記載の回路が奏する公知のことであり、これらの効果が湊合して得られることも、当業者の容易に考え得ることであるから、格別の効果とは認められない。すなわち、（イ）「出力電圧振幅を十分に得ることができる。」との効果は、ＥＤバッファの効果であり、公知の事実に属することである。本願明細書においても、従来のＥＤバッファ回路である第２図のバッファ回路（第一引用例の五二一頁にみられる図１（a）の簡易バッファと同一の回路）について「第２図に示す如くデプレッション形ＭＯＳトランジスタ1'とエンハンス形ＭＯＳトランジスタ２を用いたＥ／Ｄモードのバッファ回路では、出力電圧振幅は端子６でVDD＝5Vがそのまま得られる」（本件公報二欄一三行ないし一八行）と記載されているが、この記載は右の公知の事実の説明にほかならない。第一引用例の図５の「ＥＤバッファにおける近似解析波形と実測出力波形の対応」図をみると、電源電圧VDD＝5Vの測定条件のもので、ＥＤバッファの出力波形（実測）が５Ｖの値に向かって立上っている様が見て取れるが、これも右の公知の事実の説明にほかならない。更に、乙第三号証の三（昭和四四年度電子通信学会全国大会講演論文集・分冊４の七六九頁）には「エンハンス―デプレッション形ＭＯＳＴを組み込んだＩＣ」についての記載があり、特にそこには「負荷のみにデプレッション形ＭＯＳＴを用いることを提案する。これによって電圧利用率もよく」（六行ないし七行）なると記載されているのであるが、これも右の公知の事実の説明にほかならない。また、乙第三号証の三の第１表（七六九頁）における「本提案」の「負荷曲線」の欄においては、負荷曲線が電圧軸Voutの上でVDDに終わっているが、これも右の公知の事実の説明にほかならない。次に、（ロ）「デプレッション形ＭＯＳトランジスタを小さくできる」効果も、ＥＤバッファ回路の効果であり、これも公知の事実に属することである。ちなみに、前掲乙第三号証の三には、「負荷と増幅用のＭＯＳＴの寸法比が小さくてよいので占有面積は小さくできる」（一四行ないし一五行）との記載があるが、これも右の公知の事実の説明である。また、乙第四号証の三（昭和四五年電気四学会連合大会講演論文集一九六三頁）には、「デプレッションモード負荷ＭＯＳインバータの計算機による解析」についての記載があり、特にその二四行ないし二五行には「この回路形式では最適のβRは1/5～５の範囲で、従来のものより小さくて済む。したがって、加工精度の限界まで素子寸法を小さくすれば、占有面積を小さくできる。」と記載されているが、これも右の公知の事実の説明にほかならない。また、第一引用例には、「図９にＥＤバッファと簡易バッファの遅延比、面積性能比を負荷容量Ｒに関して描いた理論曲線と実験値を示す。この図から明らかなようにＲが一〇〇以上ではＥＤバッファの最小遅延時間は簡易バッファのそれより小さくなり、面積性能比、重力性能比では著しくすぐれた特性を示している。」（五二六頁右欄一五行ないし二〇行）と記載されているが、これも右の公知の事実の説明を含むものである。更に、原告が主張する（ハ）「入出力論理レベルを一致させることができる。」ということは、集積回路内外とも論理ないし論理値を一致させることができることをいうものと解されるところ、確かに、本願発明のバッファ回路を用いれば、集積回路内外の論理ないし論理値を一致させることができるのに対し、第一引用例のバッファ回路では、集積回路内外の論理ないし論理値が反転する。しかしながら、ＥＥバッファ回路では、内外の論理ないし論理値が反転する位相反転形のものと、内外の論理ないし論理値が一致する同相形のものとが第二引用例にみられるように公知なのであるから、本願発明のバッファ回路によれば集積回路内外の論理ないし論理値を一致させることができるという右の効果は、当業者の予測可能なものにすぎない。また、観点を変えれば、第一引用例記載のＥＤバッファは、バッファ回路としての本来の機能のほかに、インバータとしての機能をも奏するものである。インバータ回路は、ＡＮＤ回路及びＯＲ回路とともに、論理回路の構成に欠くことのできないものであるから、第一引用例記載のＥＤバッファは、右の点からみると、本願発明のバッファ回路の奏し得ない優れた効果をも併せ奏するものといい得る。
（四） 原告は、次の①、②及び③の事項を根拠として、本願発明のバッファ回路においては、負荷容量の充電に基づく出力電圧の立上り時間は第一引用例に示された図１（b）のものよりも小さく、したがって、本願発明のバッファ回路の出力電圧の立上り特性は、改善されている旨主張するが、原告の根拠とするところは、以下述べるとおり立上り特性の改善を裏付け得るものではない。また、原告の立上り特性に関する主張は、定性的かつ概括的であって、数字との結び付きがないうえに、バッファ回路の出力電圧の立上り特性は過渡特性であるのに、定常特性を援用していて正確に過渡特性を論じていないものである。
① 原告は、まず、「第一引用例に示されたバッファ回路では、負荷トランジスタTL2へのゲート入力は駆動トランジスタTA2へのゲート入力より遅れて加わるから、負荷トランジスタTL2から負荷容量CLの充電に供される充電電流の立上りそのものに遅れを生じること」を根拠として挙げるが、負荷トランジスタTL2へのゲート入力の遅れは相対的に無視し得るほど小さいものであるから、第一引用例記載のものでは、充電電流の立上りそのものに格別の遅れを生じることはない。本願発明の特許請求の範囲に記載された「デプレッション形ＭＯＳトランジスタのゲート入力と逆相でかつ若干進んだ入力としたこと」という要件（以下便宜上「要件甲」ということがある。）は、その記載に先立つ「ゲート入力手段とエンハンス形ＭＯＳトランジスタとゲートとの間に設けられたデプレッション形ＭＯＳトランジスタのゲート入力とは反転関係を有する信号の供給手段」という要件（実施例ではインバータ７）（以下便宜上「要件乙」ということがある。）の作用を規定するものであるところ、本願発明の要件乙のインバータ（本願明細書には具体的な電子回路の開示はない。）に対応するものは、第一引用例では図１（b）（五二一頁）のトランジスタTA1及びTL1からなるインバータ回路であり、図２（a）（五二二頁）のトランジスタTA1及びTL1からなるインバータ回路である。本願発明における要件甲は、要件乙のインバータの遅延特性を規定するものといえるが、第一引用例のトランジスタTA1及びTL1からなるインバータ回路の遅延特性は、具体的には図２（a）（五二二頁）の容量CSに起因して生じるものである。そして、第一引用例には、右の容量CSについて「TA1およびTL1よりなるインバータの出力容量とTL2の入力容量をあわせてCSとし、CSは電圧変化に対して一定とする。」（五二一頁右欄二二行ないし二四行）、「バッファ出力の負荷容量CLはCSに比べて非常に大きい。」（同頁右欄二七行ないし二八行）、「本バッファ回路が大きな負荷容量に対して最適寸法に大きなチップ面積を占めずに遅延電力積を著しく向上することができ」（五二〇頁の「あらまし」項の六行ないし七行）及び「ＭＯＳ―ＩＣは本来高速の可能性を有しているが、ＭＯＳトランジスタのインピーダンスレベルが高いため、ＩＣチップから一歩外へ信号を取り出すと、パッケージ端子、プリント配線基板などの浮遊容量のため信号の遅れが著しく大きくなる。」（五二〇頁左欄二行ないし六行）などの記載があるのである。これらの記載内容は、要するに、バッファ出力の負荷容量CLは、インバータ回路の内部容量CSに比べて非常に大きいので、インバータ回路の内部容量CSに起因するインバータ回路の遅延特性は、相対的に無視し得るほど小さいことを意味している。
一方、本願発明においても、負荷容量CLが大きいという事情は同じであり（「集積回路内外とも論理を一致させることができる。」（（本件公報二頁三欄二〇行ないし二一行））との記載から窺える。）、また、本願明細書においても負荷容量CLの大きさについては何ら限定されていないのであるから、負荷容量CLが大きなものと解さざるを得ないのである。そのようにみてくると、第一引用例記載のものにおいても、本願発明と同様に、充電電流の立上りそのものに格別の遅れが生じるとは認められない。
② 原告は、「第一引用例記載のバッファ回路においては、充電電流の初期値が小さい」と主張するが、前述のとおりインバータ回路の遅延特性は無視し得るほど小さいのであるから、負荷容量CLの充電特性において、本願発明のバッファ回路と第一引用例記載のバッファ回路との間に格別の差異はない。仮に、インバータ回路の遅延特性が無視できないものとしても、本願発明のバッファ回路においては、駆動トランジスタ２がオフする前に、負荷トランジスタから供給される充電電流の大部分は、近似的に駆動トランジスタ２に流れてしまう無効電流であって、出力電圧の立上りに寄与しないのである。この点について、本願明細書には、「トランジスタ２がオフする前にトランジスタ1'から充電に供される大きな電流ILPが負荷容量CLに流れて応答時間が速くなる。」（本件公報二頁三欄一〇行ないし一三行）と記載されているが、電気回路の過渡特性の解釈を誤った説明といわざるを得ない。なぜなら、右に述べた無効電流の存在のゆえに、バッファ回路の出力電圧の立上りが遅れてしまうからである。
一方、第一引用例の図１（b）に示されたバッファ回路では、立上りの過程において駆動トランジスタTA2はオフで、負荷容量は負荷トランジスタTL2の充電電流を待つので、無効電流は近似的に存在しないことになるから（五二二頁右欄３・３・２ V2L→H近似解参照）、第一引用例のバッファ回路は、本願発明に生じる立上り遅れがないという優れた効果を奏するものである。
③ 原告は、負荷トランジスタのゲートソース間の過渡時の電圧降下ΔVについて、「本願発明の方が第一引用例記載のものに比して、ΔVが大きく立上り、これが、充電電流を早期に増加させる。」旨主張するが、既に述べたとおり、インバータ回路の遅延特性は相対的に無視し得るほど小さいものであるから、負荷トランジスタのゲートソース間の過渡時の電圧降下について、本願発明のバッファ回路と第一引用例記載のバッファ回路との間には格別の差異はない。右の電圧降下ΔVは、本願明細書に示された従来例（第２図）のバッファ回路と第一引用例の図１（a）（五二一頁）（簡易バッファ）の回路では、零であるので、それとの比較において論ずべきことである。本願発明と第一引用例記載のバッファ回路においては、過渡時に、余分なゲートソース間の電圧降下ΔVを生じ、負荷容量CLへの充電電流を大きくできるのであるが、そのΔVの程度は両者とも同等であると解すべきである。余分のΔVの利用においては、原告も認めるとおり本願発明のバッファ回路は第一引用例のものと軌を一にしている。既に述べたとおり被告提出に係る鑑定書をみても、負荷容量CLが一〇PFと少し重い負荷のケース３及びケース４では、本願発明と第一引用例記載のものとで、右の電圧ΔVは同等であるから、この点の原告の主張は客観的かつ具体的な根拠を欠いたものというべきである。
（五） 原告は、被告提出に係る鑑定書は、バッファ回路が利用される一般的条件を無視した状況下でのシュミレーションに基づいたもので妥当なものではない旨主張して、まず、シュミレーションに用いられたバッファ回路のトランジスタのチャネル長Ｌが、エンハンスメント形ＭＯＳトランジスタとデプレッション形ＭＯＳトランジスタとで一定でなく、変えているのは非現実的であると主張する。しかしながら、ＥＤインバータの両トランジスタのチャネル長Ｌは、基本的には何らの制約もなく、自由である。ちなみに、前掲乙第六号証の二の図１・８では、デプレッション形ＭＯＳトランジスタのチャネル長Ｌをエンハンスメント形ＭＯＳトランジスタのチャネル長Ｌよりも大きくしており、その九頁一七行ないし一九行には「プルアップ素子は、ディプリーション形トランジスタを用いており、その長さはインバータとして適当な論理しきい値を実現するためにプルダウン素子の数倍の値になっている。」と記載されている。更に、原告は、被告提出に係る鑑定書におけるバッファ回路の入力側に接続される理想的なパルス源及び出力側に接続される一〇PFの負荷容量は、いずれもバッファ回路が通常用いられている常識的な使用条件から外れるものである旨主張する。しかしながら、被告提出に係る鑑定書においては、入力信号波形として、その立上り、立下り時間が２ns、10nsの波形（八頁の図４）を用いて回路シュミレーションを実行しており、入力信号が立上り立下り時間を有することからして、回路シュミレーションに使用するパルス源の内部抵抗が０Ωでなく一定の値を有するものであることが明らかである。また、乙第五号証では、負荷容量が一〇PFのほかに、一PFのケースが回路シュミレーション実行ケースとして挙げられており（四頁の表２）、一〇PFだけで回路シュミレーションが実行されているものではない。したがって、被告提出に係る鑑定書における回路シュミレーションの前提条件に関する原告の批判は当たらない。本願発明の作用効果として原告の主張する「立ち上り特性」のみについてみても、被告提出に係る鑑定書におけるケース１（負荷容量を一PF、入力信号の波形の立上り、立下り時間を２nsに設定した回路シュミレーション）の結果による立上り時の伝達遅延時間tP1は、Ａ回路（本願発明）が1.4ns、Ｂ回路（第一引用例の五二一頁の図１（b））が1.5nsであるから、両者の間に顕著な差異は認められず、原告が主張するごとく本願発明がＢ回路に比較して立上り特性において格別顕著な差異があるとは到底いい得ないのである。
第三証拠関係《省略》
理由
一 請求の原因一ないし三（本件に関する特許庁における手続の経緯、本願発明の要旨及び審決理由の要点）の事実は、当事者間に争いがない。
二 審決を取り消すべき事由の有無
１ 前掲本願発明の要旨に、成立に争いのない甲二号証（特公昭五八―二二八八六号公報・本件公報）及び甲第一〇号証（昭和五九年一月四日付手続補正書）を総合すると、本願発明は、トーテムポール型バッファ回路に関する発明であり、従来、この種のバッファ回路には、トーテムポール型Ｅ／Ｅモードのバッファ回路とトーテムポール型Ｄ／Ｅモードのバッファ回路があったが、前者のバッファ回路（別紙図面（一）の第１図参照）においては、電源電圧VDDに等しい出力電圧振幅が得られず、後者のバッファ回路（別紙図面（一）の第２図参照）では、出力電圧振幅は電源電圧VDDのままで得られるが、前者のバッファ回路と同じ立上り時間（出力の）を得るためには、使用するトランジスタ（第２図の1'、２のトランジスタ）を大型化しなければならず、これによって負荷電流が大きくなり電力損失が増えるという欠点があったこと、そこで、本願発明においては、電力損失をＥ／Ｅモードのバッファ回路と同じ程度に抑えて出力電圧振幅も充分なものを得ることができ、かつ立上り（応答）時間も速くし得るバッファ回路を提供することを目的として、特許請求の範囲記載のとおりの構成を採択したこと及びＥ／Ｄモードのバッファ回路において、本願発明のような構成（本願発明の実施例として第３図参照）を採用したことによって、「出力電圧振巾を充分に得ることができ、信号応答時間が速く、また電力損失が小さく、更に集積回路内外の論理を一致させることができるなどの利点を有したバッファ回路を提供できた。」（本件公報四欄一一行ないし一五行）ことが認められる。ところで、第一引用例（電子通信学会論文誌Vol. 55―C No. 10・昭和四七年一〇月号・五二〇頁ないし五二七頁）（これが本出願前に頒布された刊行物であることについては、原告の明らかに争わないところである。）には、審決認定のとおりの記載があり、本願発明と第一引用例記載のバッファ回路とを対比すると、両者の一致点及び相違点は審決の認定したとおりとなり、結局、本願発明と第一引用例記載のバッファ回路とは、構成上、「本願発明では、インバータの出力をエンハンスメント形ＭＯＳトランジスタのゲート入力として加えるのに対して、第一引用例記載のバッファ回路では、負荷トランジスタ（デプレッション形ＭＯＳトランジスタ）のゲート入力として加える点」（相違点１）と「本願発明では、デプレッション形ＭＯＳトランジスタのゲート入力をエンハンスメント形ＭＯＳトランジスタのゲート入力と逆相でかつ若干進んだ入力とするのに対して、第一引用例のバッファ回路では、逆相の点では同じであるものの、信号の進み遅れの点ではそのようになっていない点」（相違点２）のみにおいて相違するにすぎないことは、原告も認めるところであり、更に、成立に争いのない甲第三号証（第一引用例）によれば、第一引用例には、「（ＥＤインバータの出力をバッファアンプの負荷トランジスタのゲート入力として加える形式・ＥＤバッファ）の場合、バッファアンプの負荷トランジスタのゲートソース間に過渡時において図１に示すよう直流電圧より、さらに余分な電圧降下ΔVが生じ、負荷容量への充電電流を大きくできることが特徴といえる。（図１（a）の簡易バッファと（b）のＥＤバッファ・別紙図面（二））を電気的特性で比較すると表１のとおりとなる。すなわち……バッファ出力のL→H特性は前者の場合、定電流IOLによる負荷充電特性として、伝達遅れはCLに比例し、大きな負荷容量に対して著しい遅延を生ずる。後者の場合の充電電流はIOL（1＋ΔV／|VthL|）2となり、第２項による充電電流の増加が期待できる。このとき正のΔVは、CLが大につれて大きくなるため、バッファとしての充電特性は前者に比べ大きく改善される。」（五二〇頁右欄ないし五二一頁左欄の「２ ＥＤバッファ回路の形式」の項）との記載のあることが認められる。そして、第二引用例（電子材料Vol. 8 No. 3・一九六九年三月号・工業調査会発行）（これが本出願前に頒布された刊行物であることについては、原告も明らかに争わないところである。）に、審決認定のとおり本願発明のＥ／Ｄモードのバッファ回路ではなくＥ／Ｅ構成のプッシュプル・バッファ回路についてではあるが、インバータの出力を駆動ＭＯＳＦＥＴのゲート入力として加える例と、負荷ＭＯＳＦＥＴのゲート入力として加える例の双方が記載されていることは、原告も認めるところであり、また、成立に争いのない甲第四号証（第二引用例）によれば、第二引用例の図５に示された回路は、「インバータの出力インピーダンスを下げる目的から、……用いられる。」（一一頁右欄一〇行ないし一二行）ものであり、第二引用例の図５（a）（別紙図面（三）（a））の位相反転形の回路においては、入力信号に対して反転した出力信号が得られ、図５（b）・（同（b））の同相形の回路においては、入力信号と同位相の出力信号が得られることが理解される。右にみてきたところから明らかなように、本願発明に係るバッファ回路の構成と第一引用例のバッファ回路との相違点は、要するに、トーテムポール形バッファ回路におけるインバータ段の挿入接続箇所にあるのであり、他方、第二引用例には、少なくともＥ／Ｅモードのトーテムポール形バッファ回路については、インバータ段の挿入接続箇所を変更することの示唆があるというべきである。したがって、第一引用例記載のバッファ回路の構成において、本願発明のようにインバータ段の挿入接続箇所をエンハンスメント形ＭＯＳトランジスタに変更し、「入力信号をデプレッション形ＭＯＳトランジスタのゲート入力とする手段と、該手段と前記エンハンス形ＭＯＳトランジスタのゲートとの間に設けられ前記デプレッション形ＭＯＳトランジスタとは反転関係を有する信号の供給手段（インバータ段）とを具備し、前記デプレッション形ＭＯＳトランジスタのゲート入力を前記エンハンス形ＭＯＳトランジスタのゲート入力と逆相でかつ若干進んだ入力とする」構成とすることは、一見容易に推考し得ることのごとくみられる。
２ しかしながら、ある技術につき一見構成の変更が公知技術から容易である如き感がある場合、当業者はその構成変更によりもたらされる当該技術の作用効果は公知技術以上のものを出でないものと認識し、その構成の変更をあえて発明として特許出願をしないのが通常であると考えられるが、もし右のような構成の変更が公知技術から予測される範囲を越えた顕著な作用効果をもたらすのであれば、それは産業の発達に寄与するものということができるから、最初にそのことに気付き作用効果の顕著性を立証して右の変更に係る構成を発明として特許出願をした場合には、公知技術から推考が容易でない発明として進歩性を認め、これを特許するのが相当というべきである。これを本件についてみれば、前記のような構成の本願発明のバッファ回路の奏する作用効果が、第一及び第二引用例記載の発明から当業者が予測し得ない程度に顕著なものであると認められるときは、その進歩性は肯定されなければならない。
ところで、原告は、審決が、右の各相違点について、「第二引用例記載の技術水準を考慮するとき、前記第一の相違点は当業者の脳裏に容易に思い浮ぶ変形にすぎないし、前記第二の相違点も、それに伴って必然的に付随する事項である。」との認定判断をしたことの誤りを主張し、かつ審決が「本願発明の作用効果にしても、それは第一引用例のものと同等のものにすぎないと解すべきである。」として本願発明の奏する顕著な作用効果を看過した点を審決取消事由として主張し、特に作用効果の顕著性を強調して本願発明が特許されるべきものであると主張するので、以下に本願発明の作用効果の顕著性について検討する。
（一） まず、本願発明が、Ｅ／Ｄモードのバッファ回路について、電力損失をＥ／Ｅモードのバッファ回路と同じ程度に抑えて出力電圧振幅も充分なものを得ることができ、かつ立上り（応答）時間も速くし得るバッファ回路を提供することを目的として、特許請求の範囲に記載のとおりの構成を採択したことによって、「出力電圧振巾を充分に得ることができ、信号応答時間が速く、また電力損失が小さく、更に集積回路内外の論理を一致させることができるなどの利点を有したバッファ回路を提供できた。」ものであることは、前認定のとおりであるところ、バッファ回路における信号応答についての作用効果の評価の仕方との関連において、被告は、バッファ回路の出力容量CLの充放電特性の両方が良くなければ、バッファ回路の作用効果として高く評価できないし、審判段階では原告も、本願発明の奏する効果として、「立上り特性」ばかりでなく、「立上り時間」、「立下り時間」及びそれらの相加平均である「遅延時間」の小さいことを強調してきた旨主張し、一方、原告は、バッファ回路の用途及びその応用範囲に照らしても、一般的には、「立上り時間」の改善が重要なのであるから、「立ち上り特性」のみでも、バッファ回路における信号応答の評価基準となり得る旨反論しているので、この点について検討する。ところで、マイクロコンピュータのように極めて短い時間を基本サイクルとして動作するものにおいては、パルス波形の立上り時間の遅れが駆動すべき回路の遅れを生じさせ、これがために基本サイクル時間内に必要な回路動作が行われ得ないことになり、結果として高速処理が実現できなくなるので、一般にＭＯＳトランジスタを使用したパルス回路においては、パルス波形の立上り時間が回路全体の動作速度を左右するものとみられることが少なくなく、立上り時間は極力小さいことが望ましいことは明らかなところである。本願明細書においても、既に指摘したとおり、本願発明は、電力損失をＥ／Ｅモードのバッファ回路と同じ程度に抑えて出力電圧振幅も充分なものを得ることができ、かつ立上り（応答）時間も速くし得るバッファ回路を提供することを目的とする旨の記載及び「出力電圧振巾を充分に得ることができ、信号応答時間が速く、また電力損失が小さく、更に集積回路内外の論理を一致させることができるなどの利点を有したバッファ回路を提供できた。」（本件公報四欄一一行ないし一五行）との記載があるほか、本願発明の実施例である第３図及び第４図の説明として、「本回路では過渡時にA'点の波形の立上りの方が一般的にB'点の立下りより若干速いので、デプレッション形トランジスタ1'が更に大きくオンになりトランジスタ２がオフする前にトランジスタ1'から充電に供される大きな電流ILPが負荷容量CLに流れて応答時間が速くなる。」（本件公報三欄七行ないし一三行・甲第一〇号証二頁(2)(3)）との記載及び「第１図のＥ／Ｅモードの回路よりも負荷トランジスタ1'の形状パターンは小さくてよく、Ｅ／Ｅモードの場合負荷トランジスタ1'と駆動用トランジスタ２の寸法比は、1.5；１程度必要であるが、第３図の本回路の場合は上記寸法比は1/2；１程度で同一の立上り速度が得られ、パターン面積上極めて有利である。」（本件公報三欄二一行ないし四欄二行）との記載のあることが認められるから、本願発明が、「立ち上り特性」の改善を目的としたものであることが認められ、この点の改善が通常回路全体の応答特性の改善につながるものであることに照らし、被告の前記主張は採用の限りでない。被告が引用する乙第二号証（昭和五九年一月四日付異議答弁書）中の記載も、立上り特性の重要性を指摘したうえで、立上りの遅れが回路全体の遅延時間の遅れにつながることを説明したものと認められる（成立に争いのない乙第二号証の五頁ないし六頁及び参考図第２図）から、右乙第二号証の記載は、右認定を左右するものではない。そして、本願発明は、特許請求の範囲記載の構成を採用したことによって、そこで規定された回路の構成及び前認定に係る過渡時における動作に関する本願明細書の記載に徴して明らかなように、駆動用エンハンスメント形ＭＯＳトランジスタがオンからオフに切り換わるときには、右駆動用トランジスタがオフになる直前に、負荷用のデプレッション形ＭＯＳトランジスタがより大きくオンになり、より大きな電流が右の負荷用トランジスタに流れるという動作を伴い、大きな電流が一気に負荷容量側に集中して流れるため負荷容量の充電時間が短縮されて、出力波形の立上り特性が改善されるという作用効果を奏するものである。すなわち、本願発明の特徴的な作用効果は入力信号の切り換わるときにおける負荷充電電流の初期値を大きくすることによって出力波形の立上り特性を改善し、回路動作の高速化に対応し得るバッファ回路とした点にあるものと理解できる。なお、本願発明における右のような電流動作の理解については、インバータ段を接続挿入すれば、そこで信号波形が反転され、かつ信号波形に多少の時間遅れが生じることは、本願明細書の第４図に徴し明らかであり、このことに照らしても、第一引用例記載のバッファ回路においては、入力端子からの入力をそのまま駆動用のエンハンスメント形ＭＯＳトランジスタに接続し、インバータ段を負荷用のデプレッション形ＭＯＳトランジスタに挿入接続しているので、負荷用のデプレッション形ＭＯＳトランジスタのゲート入力が、そのまま入力される駆動用のエンハンスメント形ＭＯＳトランジスタのゲート入力信号の位相より遅れるので、負荷トランジスタを通じて流れる負荷充電電流の立上りが遅れることは明らかであり、しかも負荷充電電流の初期値が小さいので、出力波形の立上りは本願発明のバッファ回路における立上り時間に比べて遅くなるものと認められる。このように、本願発明と第一引用例記載のバッファ回路の構成におけるインバータ段の挿入接続箇所の相違は、本願発明が改善すべき技術的課題としている出力波形の「立上り特性」について、これまでみてきたごとく過渡時における電流の動作の観点からも、作用効果上の相違を招来せしめるものであることが認められる。
（二） そこで、本願発明のバッファ回路と第一引用例記載のバッファ回路にみられる「立上り特性」の内容及び両者の立上り特性の違いの程度について、更に検討するに、成立につき争いのない甲第六号証（飯塚哲哉作成の鑑定書）によれば、バッファ回路の入力信号として内部抵抗一五ＫΩを有するパルス駆動源の出力を使用し、かつバッファ回路自体が有する入力容量の影響を考慮に入れたバッファ回路の実際の使用状況に比較的近い状態で回路シュミレーションが実行されたと認められる鑑定の結果（飯塚哲哉作成の鑑定書は、回路シュミレーション実行のための前提条件の設定においては、被告提出に係る乙第五号証の西川佳夫作成の鑑定書より妥当な数値を採用しており、その鑑定の結果は後者に比べてより信頼性のあるものと認められることについては、のちに詳述するとおりである。）に照らすと、立上り時の伝達遅延TP1において本願発明のバッファ回路は第一引用例記載のバッファ回路に比して優れていることが認められる。すなわち、前掲甲第六号証の「表２ シュミレーション結果」によれば、立上り伝達遅延時間TP1は、ケース１においては、Ａ回路（本願発明のバッファ回路）で一・五八nsであるのに対し、Ｂ回路（第一引用例のバッファ回路）では三・〇五nsであり、両者のTP1比は〇・五二であること、以下、ケース２では、Ａ回路二・九八ns、Ｂ回路四・六六ns、ケース３では、Ａ回路一・七〇ns、Ｂ回路二・一四ns、ケース４では、Ａ回路三・〇五ns、Ｂ回路三・五〇nsであることが認められるところ、右のような立上り伝達遅延時間の改善は、極めて短い時間を基本サイクルとして動作し、回路動作の高速化が求められている技術分野においては極めて顕著な作用効果であると評価すべきが相当であり、本願発明が奏するこのような立上り特性の改善に関する作用効果は、構成上では僅かな相違しかないとはいえ、第一引用例記載のバッファ回路からは予想され得ない格別顕著なものということができる。
なお、第二引用例記載のバッファ回路は、既に述べたとおりＥ／Ｅモードのバッファ回路であり、本願発明や第一引用例が改善の対象としたトーテムポール形Ｅ／Ｄモードのバッファ回路ではなく、本願明細書にも言及されているとおり（本件公報二欄一行ないし一三行）、本来、Ｅ／Ｅモードのバッファ回路においては、電源電圧VDDに等しい出力電圧振幅が得られないという致命的な欠点が存するところから、本願発明は、前記認定のごとく「出力電圧振幅も充分なものを得ることができ、かつ立上り（応答）時間も速くし得るバッファ回路を提供すること」、つまり電源電圧に等しい出力電圧振幅が得られないという欠点を除去することをも発明の主要な目的の一つとしたうえで、「出力電圧振巾を充分に得ることができ、信号応答時間が速く、また電力損失が小さく、更に集積回路内外の論理を一致させることができるなどの利点を有したバッファ回路」（本件公報四欄一一行ないし一四行）を実現したものである。したがって、第二引用例記載の回路構成の中に、たとい、出力波形の立上り特性において本願発明のバッファ回路と同等の効果を奏するものがあったとしても、電源電圧に等しい出力電圧振幅が得られないという欠点を有するものである以上、本願発明は、第二引用例記載のバッファ回路より優れた作用効果を奏するものといい得ることは明らかである。
（三） 本願発明の奏する立上り特性の改善という作用効果について、被告は、その顕著性を争い、まず、第一引用例記載のバッファ回路における負荷トランジスタTL2へのゲート入力の遅れは相対的に無視し得るほど小さいものであるから、充電電流の立上りそのものに格別の遅れを生じることはない旨主張する。しかしながら、第一引用例に「バッファ出力の負荷容量CLはCSに比べて非常に大きい。」（前掲甲第三号証・第一引用例五二一頁右欄二七行ないし二八行）とあるように、インバータ回路の内部浮遊容量CSに比べて負荷容量CLは通常大きな値をもつものであるとしても、右の内部浮遊容量CSが存在する以上、これに起因する信号の遅延が生じることは明らかであり、この遅延が生ずれば、程度の差はあれ、さきに認定したごとき過渡時の電流動作における応答時間の遅れを招来することも明白であるから、本願発明がこの点についての改善を目的としたうえ、前認定のように第一引用例のバッファ回路に比べて格別に顕著な出力波形の立上り特性をもつバッファ回路を実現していることに徴しても、第一引用例のバッファ回路における負荷トランジスタTL2へのゲート入力の遅れは無視し得るものではないから、この点の被告の主張は首肯し得ない。
次に、被告は、インバータ回路の遅延特性が無視できないとしても、本願発明のバッファ回路においては、駆動トランジスタ２がオフする前にトランジスタ1'から充電に供される電流の大部分は無効電流となるから、かえって出力電圧の立上りが遅れるし、本願発明と第一引用例記載のバッファ回路との間に過渡時の電圧降下ΔVについて格別の差がない旨主張するが、過渡時の電流動作について既に判示したところから明らかなように、本願発明のバッファ回路においては、駆動トランジスタが完全にオフする前に弱いオン状態にあるためこれを通過する電流は減少しはじめ、この分だけ負荷容量側に供給される電流が増大するものと理解でき、そのために電圧降下ΔVが大きく立上り、充電電流をより速く増加させているものと認められる（別紙図面（四）の第４図における時間t1のＢとΔV"との関係並びに第５図における時間t1'のB'とΔV'との関係参照）から、過渡時において駆動トランジスタ２がオフする前にトランジスタ1'から充電に供される電流の大部分は無効電流となるとの主張は誤った認識に基づくものというべきである。また、被告は、電圧降下ΔVが本願発明と第一引用例記載のバッファ回路において、同等であるとの主張を裏付けるものとして乙第五号証（西川佳夫作成の鑑定書）におけるケース３及びケース４の結果を援用するが、右の鑑定書の内容は、のちに詳述するように回路シュミレーション実行の前提条件の設定が妥当なものとはいえないので、これによって右の認定を覆すことはできず、他に、本願発明のバッファ回路における電圧降下ΔVがより早い時間に立上ることを否定し得るに足る証拠はない。したがって、被告の右の主張は、採用の限りでない。
更に、被告は、本願発明の奏する立上り特性の改善という作用効果の顕著性を争い、その根拠として前掲乙第五号証の鑑定書を提出しその結果を援用するので、右鑑定書の内容について検討するところ、前叙のような電流動作の相違による立上り特性への影響は別として、一般にバッファ回路の出力波形の立上り特性が、バッファ回路の前段にあるパルス回路自体の内部抵抗とバッファ回路の入力容量に左右されるものであることは技術常識である。すなわち、既に述べたとおり一般にバッファ回路は、駆動能力を増加させるためにＩＣ内部の必要箇所に挿入されるものであるから、バッファ回路の前段にはバッファ回路に比べて駆動能力の小さいパルス回路が接続されるのが普通であるが、駆動能力の小さい回路は、一般にトランジスタの大きさも小さいため電力供給能力も小さく出力インピーダンスが大きいものである。つまり、このような前段のパルス回路においては、必ず回路自体が有する内部抵抗が存在するのであり、この内部抵抗と更にバッファ回路における入力容量が実際のバッファ回路の出力波形の立上り特性を左右する事柄であることは、回路の構成からして当然理解し得る技術常識に属することである。その点で、前掲甲第六号証の飯塚哲哉作成の鑑定書においては、前叙のとおり回路シュミレーション実行に当たってバッファ回路の入力信号として内部抵抗一五ＫΩを有するパルス駆動源の出力を使用し、かつバッファ回路が有する入力容量の影響を考慮して、ケース１ないし４を通して負荷容量を一PFと設定している（前掲甲第六号証の表１）のであり、成立に争いのない甲七号証（昭和五六年六月三〇日培風館発行「超ＬＳＩシステム入門」）及び甲第八号証（昭和五九年四月二〇日産業図書株式会社発行「ＭＯＳ ＬＳＩ設計入門」）の記載内容に照らしてみると、回路シュミレーション実行の前提条件として採用された右の内部抵抗や負荷容量の数値は、バッファ回路の一般的な応用範囲を前提にすると、技術的に常識的な範囲内にあるものと認められる。しかるに、乙第五号証の西川佳夫作成の鑑定書における回路シュミレーションにおいては、入力側にパルス駆動源が接続されている（七頁図２参照）にもかかわらず、パルス駆動源について何らの説明もないので、パルス駆動源は、内部抵抗が０Ωの理想的パルス駆動源であるとみざるを得ない（この点の説明がない以上、被告の主張するように０Ωでない一定の値の内部抵抗を有するものとみることはできない。）。また、負荷容量においても、ケース１及び２では一PFを用いているが、ケース３及び４では、一〇PFを用いているところ、バッファ回路を論理回路として用いる一般的な応用範囲で考えるときには、前掲甲第七号証及び第八号証の記載に照らしても、一〇PFという負荷容量の数値は常識的な範囲のものとみるのは相当でない。このような観点からみると、乙第五号証の鑑定書における回路シュミレーション実行の前提条件の設定には妥当でない点があるといわざるを得ないから、鑑定の結果についても、前掲甲第六号証の鑑定書における鑑定結果の方がより信頼性の高いものと認めるのが合理的である。したがって、被告提出に係る乙第五号証の鑑定書における鑑定結果によっても、前認定のごとき本願発明の奏する立上り特性についての顕著な作用効果を否定することはできず、他にこれを左右するに足る証拠はない。したがって、本願発明の奏する立上り特性の顕著性を争う被告の主張は採用できない。
更に、前認定に係る本願明細書の記載及び本願発明のバッファ回路の構成に照らせば、本願発明が、原告主張のとおり②（イ）「負荷ＭＯＳトランジスタをデプレッション形としたことにより出力電圧振幅を十分に得ることができ」、かつ（ロ）「第二引用例記載のもの及び一段バッファ回路に比べて負荷ＭＯＳトランジスタを小さくすることができる」うえに、（ハ）「入出力論理レベルを一致させることができる」という作用効果を奏するものであることは明らかである。確かに、右の（イ）、（ロ）の事項は、第一引用例記載のバッファ回路に共通したことであるが、第一引用例の回路においては、（ハ）の入出力論理レベルを一致させる効果がないことは回路の構成上明らかであり、一方、第二引用例記載のバッファ回路は、Ｅ／Ｅモードのバッファ回路であるから、本願発明の奏する前記（イ）、（ロ）の作用効果がない点で極めて致命的な欠点を有することは既に指摘したとおりである（なお、（ロ）については、本件公報の三欄二一行ないし四欄二行に記載されているとおりである。）。本願発明の奏する右の（イ）（ロ）（ハ）の作用効果を個別的にみる限り、被告が主張するように従来公知のバッファ回路が奏する効果ないしそれから推考し得る事項であるといい得ても、本願発明は、前記（一）（二）認定のとおり原告主張①の「出力波形の立上り特性について格別顕著な効果を奏すること」に加えて、右の②の（イ）（ロ）（ハ）の作用効果を一つのバッファ回路の構成において同時に実現したものであるから、これらの作用効果を総体的に評価するときには、本願発明の前叙のとおりの作用効果は第一引用例及び第二引用例から当業者が予想し得る範囲を超えたものとみるのが相当である。
（四） 以上によれば「本願発明の作用効果にしても、それは第一引用例のものと同等のものにすぎないと解すべきである。」とした審決の判断は、本願発明の作用効果の顕著性を看過したことによる誤った判断といわざるを得ない。また、審決が、本願発明の「作用効果がたとえ、どのようなものであれ、本願発明の構成に困難性が認められない」として、本願発明の進歩性を否定したことも誤った判断とみざるを得ない。右のとおり本願発明は、当業者が第一引用例及び第二引用例記載の構成から予想し得るであろう範囲を超えた格別に顕著な作用効果を奏するものとして、その進歩性が認められるべきものであり、これを否定した審決の判断は誤りであるから、審決は違法として取消しを免れない。
三 よって、審決の違法を理由としてその取消しを求める原告の本訴請求は、理由があるからこれを認容することとし、訴訟費用の負担について、行政事件訴訟法七条及び民事訴訟法八九条の規定を適用して、主文のとおり判決する。
（裁判長裁判官 松野嘉貞 裁判官 舟橋定之 川島貴志郎）
<以下省略>